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题名:
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使用SystemVerilog进行RTL建模 / (美) 斯图尔特·萨瑟兰著 , 慕意豪译 |
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ISBN:
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978-7-03-081689-4 价格： CNY98.00 |
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语种:
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chi |
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载体形态:
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422页 图 26cm |
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出版发行:
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出版地： 北京 出版社： 科学出版社 出版日期： 2025 |
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内容提要:
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本书首先阐述SystemVerilog与传统Verilog的区别，以及其在仿真和综合中的作用，并对RTL和门级建模等抽象级别进行定义；接着深入探讨多种数据类型，包括线网和变量类型、用户自定义类型等，详细说明其使用方法和注意事项；对于运算符和编程语句，本书也进行了全面讲解，强调如何正确使用它们编写可综合的RTL模型。 |
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主题词:
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硬件描述语言 程序设计 |
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中图分类法:
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TP312 版次： 5 |
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其它题名:
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基于SystemVerilog的ASIC与FPGA设计 |
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主要责任者:
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萨瑟兰 著 |
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次要责任者:
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慕意豪 译 |
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责任者附注:
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斯图尔特·萨瑟兰，在 Verilog 和 SystemVerilog 方面拥有 30 多年的经验，曾担任 IEEE Verilog 和 SystemVerilog 语言参考手册(LRM)每个版本的技术编辑。慕意豪，本科毕业于山东大学，研究生毕业于南洋理工大学。 |