题名:
FPGA时序分析和约束   / 常建芳编著 ,
ISBN:
978-7-302-69982-8 价格： CNY69.00
语种:
chi
载体形态:
196页 图 26cm
出版发行:
出版地： 北京 出版社： 清华大学出版社 出版日期： 2025
内容提要:
本书共8章，第1章以生活场景时序例子开篇，介绍FPGA及Vivado编译工具，阐述时序分析和约束意义，描述FPGA时序约束整体框架。第2章从建立/保持时间、启动沿/锁存沿等概念切入，分析io2reg、reg2reg、reg2io和io2io四种基本路径时序。第3章聚焦时钟分析与约束，涵盖主时钟、抖动、不确定性、延时、虚拟时钟和衍生时钟约束。第4章讲述输入/输出延时约束，依次分析输入延时约束和输出延时约束。第5章开篇阐述时序例外约束意义，分析伪路径、时钟组、最大/最小延时、多周期路径约束，说明其优先级和逻辑设计方法。第6章汇总其他时序约束，如CaseAnalysis、DisableTiming等。第7章设计简单时序工程，覆盖前几章各种时序路径并进行约束。第8章总结时序约束技巧，分享作者学习历程并引用前辈经验资料。 
主题词:
可编程逻辑器件   系统设计
中图分类法:
TP332.1 版次： 5
主要责任者:
常建芳 编著
附注:
水木书荟 
责任者附注:
常建芳，2022年于天津大学电气自动化与信息工程学院获得博士学位，长期从事深度学习、图像处理、机器人SLAM方面的研究，目前主要从事FPGA逻辑代码设计工作。