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题名:
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Verilog HDL数字设计与建模 / (美)Joseph Cavanagh著 , 陈亦欧，李林，黄乐天译 |
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ISBN:
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978-7-121-14093-8 价格： CNY69.00 |
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语种:
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chi |
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载体形态:
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15,579页 26cm |
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出版发行:
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出版地： 北京 出版社： 电子工业出版社 出版日期： 2011 |
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内容提要:
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本书内容涵盖了电路建模、基本语法与电路、典型数学运算、复杂的编码/解码/纠错电路、各类时序状态机和完整的流水线RISC处理器的设计等。书中给出的所有工程设计实例均为可独立运行及验证的实用电路模块，并给出了所有例子的完整Verilog源代码、testbench、仿真结果和仿真波形。附录中还给出了部分课后习题的参考答案。 |
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主题词:
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VHDL语言 程序设计 |
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中图分类法:
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TP312 版次： 5 |
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主要责任者:
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卡瓦纳 著 |
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次要责任者:
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陈亦欧 译 |
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次要责任者:
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李林 译 |
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次要责任者:
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黄乐天 译 |
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附注:
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国外电子与通信教材系列 |